幾年前，我的朋友Paul Reed建議我重新修訂并再次出版這本書，不僅因為這本書對系統設計教學具有重要價值，同時還因為這本書可以作為良好的切入點，幫助那些想要成為創新者的人們從零基礎構建可靠的系統。

　　然而，我當時實際上是遇到了很大的困難。我最初開發的編譯器是將已基本消失了的處理器作為目標。因此，我的解決辦法就是為現代處理器重新編寫編譯器。但在做了不少研究之后，我無法找到一款能夠在清晰度、規律性和簡潔性上符合我標準的處理器。因此，我自己設計了這款編譯器。而我之所以能夠將該想法付諸實現，都是因為現代FPGA能夠幫助我設計硬件以及系統軟件。

　　選擇賽靈思 FPGA能幫助我更新系統，同時讓設計盡可能接近自1990年以來的原始版本。更重要的是，選擇賽靈思FPGA 能幫助我更新系統，同時讓設計盡可能接近自1990年以來的原始版本。

　　實現在低成本Digilent Spartan?-3開發板上的新型處理器RISC負責托管1MB靜態RAM (SRAM)內存。我唯一添加的系統硬件就是一個鼠標接口和一個用來替換舊系統中硬盤驅動器的SD卡。

　　這本書和面向整個系統的源代碼可在projectoberon.com[3,4,5]中查閱，也可在該網站上名為 S3RISCinstall.zip.的單個文件中進行查閱。該文件包含指令、SD卡文件系統圖像和FPGA配置比特文件(對于Spartan-3開發板的 Platform Flash，此為PROM文件形式)，以及SD卡/鼠標接口硬件的構造詳圖。

RISC處理器

　　該處理器由算術邏輯單元、由16個32位寄存器組成的陣列和帶指令寄存器、IR及程序計數器PC的控制單元組成。Verilog模塊RISC5就是該處理器的典型代表。

　　該處理器具有20種指令：4種用于移動、偏移和旋轉;4種用于邏輯運算;4種用于整數運算;4種用于浮點運算;2種用于存儲器訪問;2種用于分支。

　　RISC5通過運行環境RISC5Top導入。該運行環境包括到各種(內存映射)器件和SRAM(256M×32 位)的接口。

　　整個系統(圖1)包括以下Verilog模塊(見行統計)

　　圖1 – 該系統及其所含Verilog模塊的方框圖

　　我將內存映射到黑白VGA顯示器中，這樣它只占用1024×768×1 位/像素=98304字節，基本上
占 1 MB可用主內存的10%。該SD卡將取代初始系統中80MB的硬盤驅動器，其可通過能夠接受并序列化字節或32位字的標準SPI接口進行存取。鍵盤和鼠標通過標準PS-2串行接口連接。此外，還提供一根串行異步的RS-232線和一個通用8位并行的I/O接口。模塊RISC5Top還帶有一個每毫秒采用增量式計數的計數器。

OBERON操作系統

　　該操作系統軟件由包括內存分配器(帶垃圾回收器)的內核、文件系統以及引導載入程序、文本系統、瀏覽器系統和文本編輯器組成。

　　名為“Oberon”的模塊是中心任務調度程序，而“System”是基礎命令模塊。通過點擊顯示器上任何瀏覽器文本“M.P”上的中間按鈕即可觸發動作，其中P是模塊M聲明的程序名。如果M不存在，則會自動加載。但是，大多數文本編輯命令是通過簡單的鼠標點擊觸發的。

　　其中，左邊一欄按鈕用來設置"脫字"符，標記文本位置，右邊一欄按鈕用來選擇文本字段(text stretch)。

　　“Kernel”模塊包括磁盤存儲管理和垃圾回收器。我保證觀察瀏覽器是平鋪的，不重疊。標準布局顯示了多個瀏覽器的兩條垂直軌跡。只需拖動標題欄，就可以放大、縮小或移動它們。圖2顯示了在顯示器上運行的用戶界面以及Spartan-3開發板、鍵盤及鼠標。

　　圖2 - 顯示用戶界面的顯示器(Spartan-3開發板在右側)

　　加載時系統占用模塊空間112640字節(21%)，占堆(heap)的16128字節(3%)。系統包括所以下幾個模塊(見行統計)，如圖3所示：

　　圖3 - 系統及其模塊

　　值得注意的是，該系統在加電或重置時，完成初始化僅需兩秒鐘。這包括文件目錄中垃圾回收掃描。

OBERON編譯器

　　系統自帶的編譯器采用簡單的自上而下遞歸下降分析法。用戶使用ORP.Compile @命令即可激活模塊選定的源文本上的編譯器。

　　包解析器通過掃描儀輸入各種符號，包括識別符、數字和特殊符號(如BEGIN、END、+等)。該方案已被證明在許多應用中有效且均表現不凡。這點在我著的書《編譯器結構》[6,7]中有詳細說明。

　　該包解析器調用代碼生成程序模塊中的程序。這些程序直接將指令添加在代碼陣列上。如果已知所有分支目的地，向前跳轉指令(forward-branch instructions)在模塊編譯結束時則會提供跳轉地址(修正)。

　　所有可變地址都與基址寄存器關聯。這就是用于局部變量(運行時設置在程序輸入)的R14(堆棧指示器)或用于全局和輸入變量的R13。

　　基址地址按要求通過地址保存在寄存器R12內的系統全局模塊表載入。R15用于RISC架構確定的返回地址(鏈接)。因此，R0-R11可用于表達式評估和傳遞過程參數。

　　整個編譯器由4個相對較小的有效模塊組成(見行統計)：

　　編譯器占用115912字節(22%)的模塊空間和17508字節(4%)的堆空間(編譯之前)。其源代碼長約65KB。編譯器自身的編譯在25 MHz RISC處理器上只需幾秒鐘[8]。

　Lola HDL及Verilog翻譯

　　名為Lola的硬件描述語言(HDL)于1990年作為硬件設計基礎教學的一種方式開發。這一時期，文本定義開始替代電路圖，首個FPGA開始應用，盡管尚未達到主流設計。Lola由生成位流文件(被加載到FPGA)的編譯器執行。位流文件格式由Algotronix公司和 Concurrent Logic 公司共同開發。這兩家公司提供的存儲單元結構都比較簡單，看起來好像是自動布局布線的最佳選擇。

　　在我的項目之后，緊接著是在FPGA上重新實現Oberon系統，現在突然出現這種想法以喚醒Lola。由于賽靈思 FPGA存儲單元結構相當簡單，所以我們沒有冒險實現布局布線，更何況賽靈思因專利原因而拒絕透露其位流文件格式這一事實。

　　很明顯，要建立不生成專有位流文件但翻譯成賽靈思能為其提供綜合工具的語言的Lola編譯器。我們選擇了Verilog。這種解決方法意味著迂回繞路相當浪費：首先，Lola模塊已經經過包解析，然后翻譯，然后再次包解析。通過所有這些措施，我們確信Lola編譯器具有適當的錯誤報告和類型一致性檢查功能。

　　為促進Lola-2的開發，我們決心用Lola重新定義所有RISC5處理器模塊。現在，這已經實現了。

LOLA語言

　　Lola是一種Oberon風格的短小而精煉的程序語言(見http://www.inf.ethz.ch/personal/wirth/Lola/Lola2.pdf)。為簡單起見，我們在這里只展示一個簡單的Lola文本實例。源文本單元被稱為模塊。其報頭規定了名稱及其輸入和輸出參數，以及各參數的名稱和類型。

　　MODULE Counter0 (IN CLK50M, rstIn: BIT;

　　IN swi: BYTE; OUT leds: BYTE);

　　TYPE IBUFG: = MODULE (IN I: BIT; OUT O: BIT)^; VAR clk, tick0, tick1: BIT;

　　clkInBuf: IBUFG; REG (clk) rst: BIT;

　　cnt0: [16] BIT; (*半毫秒*)

　　cnt1: [10] BIT; (*半秒*)

　　cnt2: BYTE;

　　BEGIN leds:= swi.7 ->swi : swi.0 -> cnt1[9:2]:cnt2;

　　tick0:= (cnt0 = 49999);

　　tick1:= tick0 & (cnt1 =499); rst:= ~rstIn;

　　cnt0:= ~rst -> 0: tick0 ->0 : cnt0 + 1; cnt1 := ~rst -> 0 : tick1 -> 0 : cnt1 +tick0; cnt2 := ~rst -> 0 : cnt2 + tick1;

　　clkInBuf (CLK50M,clk) END Counter0.

　　編譯器通常使用值為NIL的指示檢查數組索引和基準值。如果違反規定，這會造成陷阱。這種技術具有高度的安全性，防止錯誤和崩潰。事實上，只能通過采用偽模塊SYSTEM中的操作，即PUT和COPY，才能防礙系統的完整性。

　　這些操作必須局限于接入器件接口的驅動模塊。在輸入列表中，通過SYSTEM很容易識別它們。整個系統采用Oberon編程，無需使用匯編碼。

　　我選擇Digilent Spartan-3 開發板是由于其成本低、操作簡便，這使其適于教育機構，以獲得整套課堂教學套件。

　　一個重大優勢就是該開發板上有靜態RAM，使得接口連接非常簡單直觀(甚至用于字節選擇)。遺憾的是，所有新開發板均采用動態RAM，雖然存儲空間更大，但接口連接復雜得多，因此刷新和初始化(校準)需要電路。這一電路與帶靜態RAM的整個處理器一樣復雜。即使控制器以單片式提供，這有悖于我們的開放檢查原則。

　　報頭之后是一段包含本地對象(如變量和寄存器)的聲明。之后一段通過賦值規定變量和寄存器數值。BYTE表示一個8位陣列。
　　每一個變量和寄存器通過唯一一種表達式(組合電路)進行定義。多重賦值沒有任何意義。可以想象，每個HDL程序包含在一個大的永遠重復子句中，因為寄存器和變量賦值會在每一個同步時鐘脈沖周期內重復。

LOLA編譯器

　　編譯器采用簡單的自上而下遞歸下降分析法。通過LSC.Compile @命令在所選Lola源文本上激活該編譯器。包分析器包解析器通過掃描儀輸入各種符號，包括識別符、數字和特殊符號(如BEGIN、END、+等)。該方案已被證明在許多應用中有效且表現不凡。這在我著的書《編譯器結構》 (第1部分和第2部分)中有詳細說明。

　　而不是直接即時生成Verilog文本，作為語法分析的一種意外結果，包分析器中會出現語句，從而生成樹形結構，以適當方式表示輸入文本，以便進一步處理。這種結構具有一個優點，即通過調用不同翻譯程序很容易生成各種不同的輸出。其中一個就是Verilog翻譯程序。命令為 LSV. List outputfile.v。另一個命令可能翻譯至VHDL或簡單地列出樹形結構。但也有可能生成網表，以便通過布局器和布線器進行進一步處理。

　　因此，整個編譯器至少包括4個相對較小的高效模塊組成(線數顯示)：